AB羅克韋爾PLC1771-P4S1

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SPI4.2接口分為數(shù)據(jù)通道和狀態(tài)通道。數(shù)據(jù)通道多分成256個邏輯通道，16bit位寬，采用LVDS信號電平，按照cell格式傳送數(shù)據(jù)，cell的長度為16字節(jié)的整數(shù)倍，可隨意配置，根據(jù)網(wǎng)上流量的分析，一般配置成128字節(jié)。每個cell都是以控制字開始的，控制字一共16bit，包含邏輯端口號、報文起始標志位、報文結束標志位、控制字交驗等信息。狀態(tài)通道傳輸對端反饋的邏輯通道接收FIFO的狀態(tài)，2bit位寬，LVTTL或者LVDS信號電平，一般采用LVTTL信號電平。狀態(tài)通道的數(shù)據(jù)結構為Calendar［0:n］，n大為256，長度一般與邏輯通道數(shù)對應，Calendar［n］表示邏輯通道n的接收FIFO狀態(tài)。數(shù)據(jù)通道根據(jù)狀態(tài)通道提供的信息控制數(shù)據(jù)的發(fā)送過程。

在實際的系統(tǒng)設計中，商用芯片不一定能夠滿足需要，因此需要使用FPGA（FieldProgrammableGateArray）。本設計采用Altera的StraTIxII系列FPGA和RMI公司的多核處理器XLR732，Intel公司的網(wǎng)絡處理器2805實現(xiàn)SPI4.2接口。

2．2805簡介2805是Intel推出的NP（NetworkProsser），能夠處理10Gbps線速轉發(fā)的以太網(wǎng)、POS、ATM等數(shù)據(jù)流量，能夠實現(xiàn)分類、NAT、ACL、多播、流量管理等功能。2805內部集成一個32-bit、RISC內核、高性能的XScale處理器，用于系統(tǒng)的配置管理和路由表項的維護，工作主頻750MHz；16個可編程的、有8K代碼空間的微引擎，每個微引擎含有多個硬件線程，用來處理通信系統(tǒng)中的數(shù)據(jù)轉發(fā)，工作主頻1.5GHz。外部集成了PCI接口，可以工作在64bit/66MHz模式；SPI4.2接口，工作頻率為311MHz～500MHz；3個LA-1接口，工作頻率為250MHz；4個RDRAM接口，工作頻率為800MHz～1200MHz。

接收通道邏輯框圖，上半部分是數(shù)據(jù)通道，下半部分是狀態(tài)通道。由于SPI4.2接口的數(shù)據(jù)傳輸是DDR模式的，rdclk經(jīng)過FPGA內部的PLL模塊做倍頻處理，然后送給Rx_data_phy模塊，該模塊根據(jù)時鐘采樣rdat［15:0］上的數(shù)據(jù)。Rx_data_proc模塊將接收的數(shù)據(jù)按照cell頭中的邏輯端口號，分別放入不同的Rx_fifo中。一個Rx_fifo對應一個邏輯通道，每個Rx_fifo都會生成一個狀態(tài)信號，標示其“空”狀態(tài)或者“滿”狀態(tài)，Rx_stat_calc模塊根據(jù)各個Rx_fifo的狀態(tài)信號生成Calendar信息，由狀態(tài)通路發(fā)送出去，用來流控2805的發(fā)送過程。

發(fā)送模塊與接收模塊不同，如圖3所示，發(fā)送模塊的Tx_fifo只有一個，即所有的邏輯通道公用一個發(fā)送緩存區(qū)。這主要是由于FPGA內部的布線資源和RAM資源有限，同時這種發(fā)送端共享FIFO、接收端分通道FIFO模式不影響使用，能夠實現(xiàn)分端口的反壓。

發(fā)送端通過Tx_stat_phy模塊接收Calender信息，經(jīng)過Tx_stat_proc模塊和Tx_stat_proc_sync模塊處理，送給Tx_sched調度模塊，Tx_sched解析出各個邏輯通道的反壓情況，然后將各個通道的數(shù)據(jù)發(fā)送到Tx_fifo中，然后經(jīng)過Tx_data_proc模塊和Tx_data_phy模塊發(fā)送出去。

5．結果本設計在Altera的StraTIxII系列FPGA，EPM2S90上得到驗證，與Intel的2805配合共同完成某通信設備的高速轉發(fā)單板的設計。

6．結束語

本文介紹了SPI4.2接口在可編程邏輯器件FPGA上的實現(xiàn)方法，并通過實際電路驗證FPGA與IPX2805之間通過SPI4.2接口互通的功能。由于商業(yè)芯片的限制，有時只有FPGA才能滿足系統(tǒng)設計的要求。相對于開發(fā)ASIC，使用FPGA使整個設計電路簡單、靈活、成本低、方便調試和修改，大大縮短開發(fā)周期。

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